一、引述

隨著通信技術(shù)的不斷發(fā)展，為適應(yīng)通信帶寬不斷擴(kuò)大的需要，在網(wǎng)絡(luò)設(shè)備中，總線（Bus）技術(shù)相應(yīng)也在不斷地更新，從最流行的并行總線PCI以及他們的擴(kuò)展，到目前超高速串行總線的出現(xiàn)，無一不是為了滿足通信系統(tǒng)的帶寬需求。所謂總線（BUS）是一種描述電子信號傳輸線路的結(jié)構(gòu)形式，是一類信號線的集合，是子系統(tǒng)間傳輸信息的公共通道。通過總線能使整個(gè)系統(tǒng)內(nèi)各部件之間的信息進(jìn)行傳輸、交換、共享和邏輯控制等功能。其廣泛地應(yīng)用于通信設(shè)備，最早特別是使用在計(jì)算機(jī)內(nèi)，用于數(shù)據(jù)的傳輸。

總線技術(shù)的開發(fā)始于上個(gè)世紀(jì)九十年代初的英特爾，1992年6月22日，英特爾發(fā)表PCI 1.0標(biāo)準(zhǔn)。PCI即外部鏈接（Peripheral Component Interconnect）標(biāo)準(zhǔn)，或稱個(gè)人計(jì)算機(jī)接口（Personal Computer Interface），通常稱為PCI，是一種連接計(jì)算機(jī)主板和外部設(shè)備的總線標(biāo)準(zhǔn)。根據(jù)PCI總線數(shù)據(jù)的傳輸方式的不同，分為并行總線和串行總線。顯然并行總線的數(shù)據(jù)傳輸效率要高于串行總線，但制作成本較高，而串行總線需要一對傳輸線就可傳輸數(shù)據(jù)了。隨著信號頻率的提高，并行總線由于自身缺陷，已經(jīng)不適合進(jìn)行高速傳輸，高速串行點(diǎn)對點(diǎn)連接將代替?zhèn)鹘y(tǒng)的并行接口。這里結(jié)合中興通信的數(shù)據(jù)通信產(chǎn)品（ZXR10）中應(yīng)用，簡單的介紹幾種數(shù)據(jù)通信總線技術(shù)。

二、關(guān)于系統(tǒng)同步并行總線

“古老的”PCI總線系列，包括PCI-X和Compact PCI以及POS-PHY Level 2/3等都是系統(tǒng)同步并行總線。系統(tǒng)同步一般又包括兩種總線應(yīng)用方式：共享式和點(diǎn)到點(diǎn)式。PCI總線就是典型的共享式系統(tǒng)同步并行總線，最多可以8~10個(gè)設(shè)備共享同一個(gè)PCI總線，而POS-PHY Level 2/3則是典型的點(diǎn)到點(diǎn)式系統(tǒng)同步并行總線。

1、系統(tǒng)同步并行總線的應(yīng)用模式

系統(tǒng)同步共享并行總線應(yīng)用模式。典型系統(tǒng)同步共享并行總線標(biāo)準(zhǔn)有PCI、PCI-X和Compact PCI，由于采用系統(tǒng)同步方式，而且是共享并行總線形式，總線時(shí)鐘頻率受到很大限制。系統(tǒng)同步共享并行總線應(yīng)用模式如下圖2-1所示。一般典型的時(shí)鐘頻率為33MHz或66MHz，總線帶寬在1Gb/s~4.2Gb/s之間。ZXR10 GAR通用接入路由器中采用的就是這種系統(tǒng)同步共享式并行總線應(yīng)用方式。

圖 2-1：系統(tǒng)同步共享并行總線應(yīng)用模式

系統(tǒng)同步點(diǎn)到點(diǎn)并行總線應(yīng)用模式。典型系統(tǒng)同步點(diǎn)到點(diǎn)并行總線標(biāo)準(zhǔn)有POS-PHY L2/L3、Utopia L2/L3和SPI-3等，由于采用系統(tǒng)同步方式，點(diǎn)到點(diǎn)的并行總線形式，總線時(shí)鐘頻率比共享式并行總線有所提高，一般典型的時(shí)鐘頻率可以到104MHz或133MHz，總線帶寬在3.2Gb/s～6.4Gb/s之間。ZXR10 T64/T128電信級高端路由器中線卡和接口卡之間采用的就是這種點(diǎn)到點(diǎn)的并行總線應(yīng)用方式。

2、系統(tǒng)同步并行總線時(shí)序分析

信號輸出時(shí)延。信號輸出時(shí)延（Tco）是指時(shí)鐘觸發(fā)開始到有效數(shù)據(jù)輸出的器件內(nèi)部所有時(shí)延的總和，通常包含緩沖延遲和內(nèi)部邏輯延遲。通常，確定Tco的方法是在緩沖輸出的末端直接連一個(gè)測量負(fù)載，最常見的是50Ω的電阻或者30pF的電容，然后測量負(fù)載上的信號電壓達(dá)到一定電平的時(shí)間，這個(gè)電平稱為測試電平（單位：Vms），一般是信號穩(wěn)定電平的一半。如圖2-2-1所示。

圖 2-2-1：Tco和緩沖時(shí)延的測定

平均飛行時(shí)間。信號經(jīng)發(fā)送端驅(qū)動(dòng)后，就要經(jīng)過傳輸線到達(dá)接收終端，信號在傳輸線上的傳輸?shù)臅r(shí)延我們稱為傳播延遲，它只和傳輸線長度有關(guān)，但設(shè)計(jì)中卻不能只考慮傳播延遲這個(gè)參數(shù)，還要考慮飛行時(shí)間（Flight Time）參數(shù)，包括最大飛行（Max Flight Time）和最小飛行時(shí)間（Min Flight Time）。關(guān)于飛行時(shí)間的描述詳見下表2-2-2。

表 2-2-2：關(guān)于飛行時(shí)間的描述

建立時(shí)間和保持時(shí)間。信號經(jīng)過傳輸線到達(dá)接收端之后，就牽涉到建立時(shí)間和保持時(shí)間這兩個(gè)時(shí)序參數(shù)，它們是接收器本身的特性，表征了時(shí)鐘邊沿觸發(fā)時(shí)數(shù)據(jù)需要在入端持續(xù)的時(shí)間。通俗地說，時(shí)鐘信號來的時(shí)候，要求數(shù)據(jù)必須已經(jīng)存在一段時(shí)間，這就是器件需要的建立時(shí)間（T_setup），而時(shí)鐘邊沿觸發(fā)后數(shù)據(jù)必須要繼續(xù)保持一段時(shí)間，以便能穩(wěn)定地讀取，這就是器件需要的保持時(shí)間（T_hold）。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

抖動(dòng)和相差。系統(tǒng)時(shí)序設(shè)計(jì)中對時(shí)鐘信號的要求是非常嚴(yán)格的，因?yàn)槲覀兯械臅r(shí)序計(jì)算都是以恒定的時(shí)鐘信號為基準(zhǔn)。但實(shí)際中時(shí)鐘信號往往不可能總是老出現(xiàn)抖動(dòng)（Jitter）和偏移（Skew）問題。所謂抖動(dòng)，就是指兩個(gè)時(shí)鐘周期之間存在的差值，這個(gè)誤差是在時(shí)鐘發(fā)生器內(nèi)部產(chǎn)生的，晶振或者相位同步邏輯(PLL)布線對其沒有影響，如下圖2-4所示。除此之外，還有一種由于周期內(nèi)信號的占空比發(fā)生變化而引起的抖動(dòng)，稱之為半周期抖動(dòng)。總的來說，抖動(dòng)可以是信號本身在傳輸過程中的一些偶然和不定的變化之總和。

圖 2-2-4：時(shí)鐘抖動(dòng)示意圖

時(shí)鐘相差（Skew）是指兩個(gè)相同的系統(tǒng)時(shí)鐘之間的偏移。它表現(xiàn)的形式是多種多樣的，既可以是時(shí)鐘驅(qū)動(dòng)器的多個(gè)輸出之間的偏移，也可以是由于傳輸線長度不一致造成的接收端和驅(qū)動(dòng)端時(shí)鐘信號之間的偏移。

3、系統(tǒng)同步并行總線系統(tǒng)的缺陷

對于硬件設(shè)計(jì)工程師來說，保證足夠穩(wěn)定的系統(tǒng)時(shí)序最有效的途徑就是盡量減小時(shí)鐘偏移（T_skew）、時(shí)鐘抖動(dòng)（T_jitter）和信號傳輸?shù)娘w行時(shí)間（T_delay），Tco是器件本身固有特征，它和芯片本身的性能有關(guān)。實(shí)際中經(jīng)常采取的措施就是嚴(yán)格控制時(shí)鐘和數(shù)據(jù)的走線長度，調(diào)整合理的拓補(bǔ)結(jié)構(gòu)，并盡可能減少信號完整性帶來的影響。下表2-3給出了人們針對其缺陷因素及其對策。

表 2-3：系統(tǒng)同步并行總線系統(tǒng)的缺陷及其對策

三、關(guān)于源同步并行總線

隨著通信系統(tǒng)對帶寬需求的增長，根據(jù)系統(tǒng)同步并行總線的時(shí)序分析，由于其時(shí)鐘頻率限制，系統(tǒng)同步并行總線已經(jīng)不能滿足要求，因此重點(diǎn)已集中在源同步標(biāo)準(zhǔn)總線，此類總線采用多個(gè)低壓差分信號支持太比特（Terabit）級總帶寬。在源同步設(shè)計(jì)中，時(shí)鐘和數(shù)據(jù)通過電路板上的不同線路傳輸，但要求它們要同時(shí)到達(dá)接收器。RapidIO、HyperTransport、SPI-4/Flexbus4、POS－PHY Level4以及CSIX等其他類似標(biāo)準(zhǔn)一般采用低壓差分信號（LVDS）線對實(shí)現(xiàn)點(diǎn)到點(diǎn)式應(yīng)用方式。

1、源同步并行總線應(yīng)用模式

典型源同步并行總線標(biāo)準(zhǔn)有CSIX、SPI-4.2（Double）、HyperTransport以及RapidIO等，由于采用源同步方式、點(diǎn)到點(diǎn)的并行總線形式，總線時(shí)鐘頻率系統(tǒng)同步并行總線能力有很大提高，理論上時(shí)鐘頻率沒有限制，一般實(shí)際應(yīng)用的時(shí)鐘頻率在100MHz～331MHz之間，總線帶寬在5Gb/s～16Gb/s之間。ZXR10 T1200電信級超高端路由器和ZXR10 GER電信級高性能路由器中線卡和接口卡之間采用的就是這種源同步方式點(diǎn)到點(diǎn)的并行總線應(yīng)用形式。

2、源同步并行總線基本結(jié)構(gòu)

下圖3-2是一個(gè)基本的源同步時(shí)鐘系統(tǒng)的結(jié)構(gòu)示意圖。可以看到，驅(qū)動(dòng)芯片在發(fā)送數(shù)據(jù)信號的同時(shí)也產(chǎn)生了選通信號，而接收端的信號脈沖控制數(shù)據(jù)的讀取，因此，這個(gè)選通信號也可以稱為源同步時(shí)鐘信號。源同步時(shí)鐘系統(tǒng)中，數(shù)據(jù)和源同步時(shí)鐘信號是同步傳輸?shù)模O(shè)計(jì)時(shí)需要考慮的就是如何保證這兩個(gè)信號的飛行時(shí)間完全一致。

圖 3-2：源同步時(shí)鐘系統(tǒng)結(jié)構(gòu)

3、源同步并行總線時(shí)序

源同步時(shí)鐘系統(tǒng)中，數(shù)據(jù)和源同步時(shí)鐘信號是同步傳輸?shù)模虼吮ＷC這兩個(gè)信號的飛行時(shí)間完全一致，即數(shù)據(jù)/控制信號飛行時(shí)間(即T_delay1)和時(shí)鐘信號飛行時(shí)間(即T_delay2)相等，這樣只要控制在發(fā)送端的時(shí)序是正確的，那么在接收端就能得到完全正確的時(shí)序。整個(gè)系統(tǒng)在時(shí)序上的穩(wěn)定性完全體現(xiàn)在數(shù)據(jù)和選通信號的匹配程度上，包括傳輸延遲的匹配、器件性能的匹配等。只要數(shù)據(jù)和選通信號傳輸延時(shí)保持匹配，而且驅(qū)動(dòng)器件和接收器件性能匹配，那么就可以保證系統(tǒng)的時(shí)序絕對正確，而對系統(tǒng)的最高時(shí)鐘頻率理論上是沒有任何限制的。

4、源同步并行總線的優(yōu)勢和缺陷

和普通系統(tǒng)同步并行總線相比，源同步并行總線在PCB布線的設(shè)計(jì)上更為方便，設(shè)計(jì)者只需要嚴(yán)格保證時(shí)鐘線和數(shù)據(jù)線線長的匹配就行了，而不用太多地考慮信號走線。然而，它也存在有特有的缺陷，具體詳見下表3-4的描述。

表 3-4：源同步并行總線的缺陷

四、關(guān)于超高速串行總線

1、超高速串行總線標(biāo)準(zhǔn)

隨著源同步總線設(shè)計(jì)速度的提高，對于設(shè)計(jì)人員來說總線設(shè)計(jì)成為一個(gè)非常具有挑戰(zhàn)性的任務(wù)，因?yàn)樵O(shè)計(jì)人員要管理與并行總線實(shí)施相關(guān)聯(lián)的通道與通道畸變、抖動(dòng)和信號占空比變形等問題，同時(shí)還要達(dá)到帶寬要求。人們終于認(rèn)識到源同步并行總線難于實(shí)施，從而正逐漸緩慢地轉(zhuǎn)向采用高速串行I/O。相關(guān)高速串行標(biāo)準(zhǔn)詳見下表4-1的描述。PCI Express(3GIO)、Fibre Channel、XAUI、InfiniBand以及RapidIO Serial等其他類似標(biāo)準(zhǔn)一般采用高速串行鏈路（HSSL）線對點(diǎn)到點(diǎn)式應(yīng)用方式。

表 4-1：相關(guān)高速串行標(biāo)準(zhǔn)的描述

2、超高速串行總線應(yīng)用模式

典型超高速串行總線和源同步并行總線方式相比，超高速串行總線在控制時(shí)鐘信號和數(shù)據(jù)信號偏移（Skew）方面，利用嵌入式時(shí)鐘方案來通過同一條信號線同時(shí)發(fā)送時(shí)鐘和數(shù)據(jù)，從而避免了源同步并行總線中與板級時(shí)鐘畸變相關(guān)的問題（詳見下圖4-2）。總線時(shí)鐘頻率比源同步并行總線有很大提高，一般實(shí)際應(yīng)用的時(shí)鐘頻率在2.5GHz~5GHz之間，其采用的差分信號模式的線對不同具有不同的傳輸速率，具體詳見下表4-2。ZXR10 T1200電信級高端路由器中線卡和交換卡之間采用的就是這種超高速點(diǎn)到點(diǎn)的串行總線應(yīng)用形式。

表 4-2：超高速串行總線達(dá)到的傳輸速率

圖 4-2：超高速串行總線應(yīng)用模式

五、小結(jié)

隨著信號頻率的提高，并行總線由于自身缺陷，已經(jīng)不適合進(jìn)行高速傳輸，高速串行點(diǎn)對點(diǎn)連接將代替?zhèn)鹘y(tǒng)的并行接口；數(shù)據(jù)交換也不再是簡單地通過驅(qū)動(dòng)電路和并行數(shù)據(jù)線進(jìn)行，而是通過特殊的串行高速總線連接。傳統(tǒng)的在一條總線上同時(shí)掛載多個(gè)設(shè)備的模式已經(jīng)逐漸消亡，總線功能被一個(gè)集中式的交換模塊取代。而交換模塊和各個(gè)設(shè)備都是通過高速串行點(diǎn)對點(diǎn)的方式進(jìn)行連接。傳統(tǒng)的并行總線中除數(shù)據(jù)線外，有相當(dāng)一部分是用于發(fā)出控制和握手信號的控制線。而在高速串行總線中，這些功能和數(shù)據(jù)集成在了一起，數(shù)據(jù)和控制信號混合在一起打包進(jìn)行傳送。當(dāng)然，技術(shù)沒有好壞之分，只有適合與否，尤其是在應(yīng)用需求日趨多元化的今天，因此在今后一段時(shí)間內(nèi)傳統(tǒng)并行總線和超高速串行總線的發(fā)展應(yīng)該是相輔相成的。

欲進(jìn)一步了解相關(guān)計(jì)算機(jī)用總線技術(shù)特性要求的請進(jìn)入。